超越盈亏平衡的多编码逻辑量子比特计算

Computing with many encoded logical qubits beyond break-even

arXiv: 2602.22211v1

论文信息

标题: Computing with many encoded logical qubits beyond break-even

作者: Shival Dasu, Matthew DeCross, Andrew Y. Guo, et al.

发布日期: 2026-02-25

arXiv ID: 2602.22211v1

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  • 研究问题：这篇论文要解决的是在高码率量子纠错码下，用编码逻辑量子比特进行计算时，实际性能能否超越未编码（物理）量子比特的 “盈亏平衡” 点，从而证明这类编码在近期量子硬件上的可行性。
  • 核心方法：作者利用离子阱量子处理器的任意连通性，实现了冰山量子错误检测码（d=2）和两级级联冰山量子纠错码（d=4），通过优化态制备、症候提取和逻辑门方案，并混合使用全容错与部分容错策略。
  • 关键结果：在最多 94 个逻辑量子比特的冰山 QED 码上，多个基准测试（SPAM、逻辑门、GHZ 态制备、三维 XY 模型模拟）均实现了超越盈亏平衡的性能；级联 d=4 码在逻辑内存实验中展示出错误率低于物理内存错误，处于伪阈值之下。
  • 主要局限：所用方案依赖于后选择（丢弃检测到错误的实验结果），虽然后选择率随码距增大指数下降，但短期内会增加重复实验负担；部分容错操作不能无限扩展，且未对规模更大的长距离码进行实验验证。
  • 适合读者：从事容错量子计算、量子纠错码设计、离子阱量子计算实验的研究者和工程师；对近期量子优势感兴趣的理论与实验从业者。

研究背景与动机

当前量子计算的主要瓶颈是量子比特错误率高，难以执行长程实用算法。量子纠错（QEC）通过将逻辑量子比特编码到多个物理量子比特中来抑制错误，但会引入空间和时间开销。此前实验上实现的逻辑量子比特数目有限，尚未能超越经典模拟的极限，也很少能在编码后真正优于原始未编码操作的性能。

冰山码（iceberg codes）是一类特殊的量子错误检测（QED）码，仅需 k+2k+2 个物理量子比特即可编码 kk 个逻辑量子比特，码距为 22，可检测任意单量子比特错误。这种高码率（编码效率趋于 11）的特性使其成为大规模逻辑计算的理想候选，但对硬件连通性要求很高。恰好，离子阱（如 Quantinuum Helios）和中性原子平台能够提供任意量子比特间的长程连通，使非局域的冰山码得以有效实现。

在这项工作中，作者将冰山码推广到两级级联形式，形成码距为 44 的量子纠错码，从而既能检测也能纠正单比特错误（或检测双比特错误）。他们利用一台 98 量子比特的 Quantinuum Helios 离子阱处理器，在最多 94 个逻辑量子比特的 d=2 码和 48 个逻辑量子比特的 d=4 码上，展示了超越盈亏平衡（beyond break‑even）的编码性能，即逻辑操作的保真度高于对应的物理操作。这一成果为近期 “超越经典尺度” 的量子计算铺平了道路。

核心方法概览

论文的方法论核心在于以下几点。

冰山码的定义与级联 冰山码 IkI_k 在 k+2k+2 个物理量子比特上定义，其稳定子生成元为全局 Pauli‑XX 和 Pauli‑ZZ 积：SX/Z=∏j=0n−1(X/Z)jS_{X/Z} = \prod_{j=0}^{n-1} (X/Z)_j。逻辑零态 ∣0⟩⊗k|0\rangle^{\otimes k} 等价于物理 GHZ 态 ∣GHZk+2⟩|GHZ_{k+2}\rangle。通过级联两个冰山码 Ik2∘Ik1I_{k_2} \circ I_{k_1}，可获得 n=n1n2n = n_1 n_2、k=k1k2k = k_1 k_2、距离 d=d1d2=4d = d_1 d_2 = 4 的量子纠错码。级联后的稳定子由行（低层冰山码稳定子）与列对（高层编码稳定子）构成，逻辑算子为矩形 Pauli 积（见论文图 1a）。

优化后的容错初始化和症候提取 对于 d=2 码，态制备使用对数深度的树形 CX 门电路，并测量树分支末端的 ZZZZ 运算符以捕捉传播的高权重错误（论文图 S2）。症候提取则采用 4‑量子比特 GHZ 态作为辅助态，将门操作并行度提高到每组 8 个，匹配 Helios 的门区并行能力（论文图 S5a）。终态读出时仅破坏性地提取 SZS_Z 症候，并可选地提取 SXS_X。在部分实验中使用泄漏预报测量（leakage‑heralded measurement）和动态解耦（DD）以抑制相干错误。

级联码的症候提取与 QEC 循环 为 d=4 码设计了一种低开销 QEC 循环：用下层级联冰山码块（d=2）代替物理辅助比特，执行高层稳定子提取，然后各自再执行常规的 d=2 症候提取。整个 QEC 循环仅需 18 个物理辅助量子比特，电路深度为 18（论文图 1d），大幅降低了时空开销。这种 QEC 循环被证明在电路级噪声下是容错的（论文命题 1），满足 d=3 QEC 和 d=4 QED 的扩展矩形条件，从而保证：≤1 个故障则输出无错，≤2 个故障则要么无错要么停机（后选择丢弃）。

通用逻辑门与部分容错策略 在 d=2 冰山码中，逻辑两量子比特旋转 UZZ(θ)U_{ZZ}(\theta) 和 UXX(θ)U_{XX}(\theta) 可直接用单个物理 UZZU_{ZZ} 门实现，但由于物理门噪声偏向 ZZZZ 型，会导致不可检测的逻辑错误。为提升性能，论文采用部分容错（pFT）方案：将非容错的旋转门重写为跨码块的形式，使得危险的 XX,YYXX,YY 错误实际仍是 ZZZZ 型，从而可被检测。此外，提出了一种完全容错的 FANOUT 门，仅用 4 个物理两量子比特门即可实现跨码块的全局逻辑 XX 翻转（图 2a），并利用对数深度的 FANOUT 树高效制备跨多码块的逻辑 GHZ 态（论文图 2c）。

解码与后选择 d=2 冰山码通过症候测量和后选择丢弃所有检测到错误的样本来实现错误检测。d=4 级联码则使用基于标志（flag）和解码算法（论文算法 3），纠正单次故障（包括症候提取中的钩子错误），并将不可纠正的错误配置（广义权‑2）标记为停机。逻辑内存实验（图 1e）显示，增加码距显著提高了每次 QEC 循环的接受率，从 d=2 的约 0.945 提升到 d=4 的约 0.972，而逻辑错误率极低（论文表 II、III）。

创新点与贡献

  1. 高码率编码在大型离子阱处理器上的首次规模化演示：实现了最高 94 个逻辑量子比特的 d=2 冰山码计算和 48 个逻辑量子比特的 d=4 码，展示了编码逻辑量子比特数目和保真度上的显著优势。

  2. 低开销 d=4 级联冰山码的容错方案：提出了不同于 Knill 式 QEC 的级联症候提取方法，显著减少辅助量子比特和电路深度，并给出了完整的电路级容错性证明（论文命题 1‑3）。

  3. 实用化的部分容错策略：利用物理门噪声偏向，绕过昂贵的容错非 Clifford 门合成，直接在逻辑层面执行参数化的两量子比特旋转，使得编码后的哈密顿模拟质量立即超越未编码版本（论文图 3d）。

  4. 丰富的基准测试集：从 SPAM、逻辑门循环基准测试（CB）、GHZ 态保真度到三维 XY 模型的镜像基准测试，全面评估了编码与未编码性能的差异，为业界提供了可参照的数据点。

实验结果分析

SPAM 表现：在 48 个逻辑量子比特的 d=2 和 d=4 码中，逻辑 SPAM 错误率分别为 3×10−53 \times 10^{-5} 量级（表 I）和上限 8.3×10−68.3 \times 10^{-6}（论文表 III），而物理 SPAM 错误为 4.8(6)×10−44.8(6) \times 10^{-4}，编码带来了一个数量级的提升。

GHZ 态制备：制备单个 I48I_{48} 码块的逻辑 GHZ 态，保真度达到 0.983 以上；跨 12 个 I4I_4 码块的 48 逻辑量子比特 GHZ 态，保真度达 0.992（论文表 VI）。在泄漏预报辅助下，15 个 I4I_4 码块（60 逻辑量子比特）实验记录了零逻辑错误。d=4 的 I8∘I6I_8 \circ I_6 码在 48 逻辑量子比特 GHZ 态制备中也未观察到逻辑错误（论文表 VII）。

逻辑门基准：对 I4I_4 码块内和跨码块的 UZZ(π/2)U_{ZZ}(\pi/2) 和 FANOUT 门进行逻辑循环基准测试，平均逻辑门不保真度均在 (1.0∼1.2)×10−4(1.0 \sim 1.2) \times 10^{-4} 量级（图 2b），显著优于物理两量子比特门等效不保真度 ϵ~2Q≈2×10−3\tilde{\epsilon}_{2Q} \approx 2 \times 10^{-3}（论文方法 A）。

三维 XY 模型模拟：在 64 量子比特的 I64I_{64} 冰山码上执行 Trotter 化的 HxzH_{xz} 动力学，利用镜像基准方法估计全局态保真度，有效两量子比特门误差 ϵ~2Q\tilde{\epsilon}_{2Q} 从未编码的 1.07(5)×10−41.07(5) \times 10^{-4} 降至 0.71(6)×10−40.71(6) \times 10^{-4}（泄漏预报版本，论文图 3d），下降约 30%，且后选择率带来的额外测量次数仍在合理范围。

后选择与距离提升：比较 d=2 和 d=4 码在 4 逻辑量子比特的内存实验，级联使接受率从 0.945(2) 提高至 0.972，而逻辑错误率已低于统计分辨率（论文图 1e）。这证实了通过增加码距可指数抑制后选择开销，同时维持甚至降低错误率。

实践建议

对于希望在近期量子硬件上推进编码逻辑计算的团队，可从本工作中得到以下启示：

  1. 选择合适的码与硬件匹配：冰山码的成功很大程度上得益于离子阱的全连通性。若你的量子平台支持长程门，高码率非局域码是降低开销的优选；否则需评估连通性约束。

  2. 混合容错策略的权衡：在非 Clifford 门合成代价高昂时，部分容错方案可立竿见影地提升性能，但需分析物理门噪声偏向是否有利（例如 ZZZZ 型错误可检测）。对于关键结果，可结合后选择丢弃有错误迹象的电路执行。

  3. 症候提取的工程优化：利用辅助 GHZ 态并行化症候测量，可减少量子比特空闲时长和传输开销，具体尺寸应匹配硬件的门区并行度。实验中 4‑量子比特 GHZ 态被证明是 Helios 的有效选择。

  4. 基准测试的设计：逻辑门基准必须包含症候提取、态制备和测量，才能反映真实编码开销。镜像基准为无法经典验证的哈密顿模拟提供了可扩展的评估方案，值得在早期应用级测试中采用。

  5. 级联的渐进优势：即使 d=2 码已展现超越盈亏平衡，增加码距能进一步提高接受率，减少试错次数。这提示我们在系统资源允许时，可通过引入一级级联将检测码升级为纠错码，从而延长容错计算长度。

综合来说，这项工作表明高码率冰山码与全连通量子处理器的结合，已能实现 “超越盈亏平衡”，并为近期有实际价值的量子模拟打开了道路。